PCIe 总线

从并行 PCI 到串行 PCIe

1990 年代的 PCI 总线是 32 位并行总线，所有设备共享 133 MB/s 总带宽，随着显卡、网卡需求猛增，瓶颈日益明显。2003 年 PCIe 1.0 发布，彻底改用点对点串行架构：每条「Lane」是一对差分信号线（发送+接收），设备独享自己的通道，不与其他设备竞争。通道数（x1/x4/x8/x16）决定带宽，插槽物理兼容但通道数不同。

• PCIe 3.0（2010）：每 Lane 双向各 1 GB/s，x16 插槽 16 GB/s
• PCIe 4.0（2017，AMD Zen 2 首发）：每 Lane 翻倍至 2 GB/s，x16 插槽 32 GB/s
• PCIe 5.0（2021，Intel Alder Lake 首发）：每 Lane 4 GB/s，x16 插槽 64 GB/s 单向
• PCIe 6.0（规范 2022 发布）：引入 PAM4 编码，理论每 Lane 8 GB/s

NVMe SSD 与 PCIe 的关系

NVMe 协议专为 PCIe 高带宽低延迟设计，废弃了 AHCI 对 HDD 时代的遗留假设（如单命令队列、高延迟假设）。NVMe 支持 65535 个队列，每队列 65535 个命令并发。PCIe 4.0 x4 的 NVMe SSD（如 Samsung 980 Pro）顺序读可达 7000 MB/s，PCIe 5.0 x4 SSD（如 Crucial T705，2023）顺序读突破 14000 MB/s，写入接近 12600 MB/s——已逼近 DRAM 与大缓存系统的传输边界。