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CPU 缓存是位于处理器内部的高速 SRAM,分 L1/L2/L3 三级,容量依次增大而速度依次降低。缓存命中率直接决定程序实际运行速度,是现代微处理器设计中最重要的性能杠杆之一。

| 类型 | 处理器片上高速缓冲存储器 |
| 存储介质 | SRAM(静态随机存取存储器) |
| 访问延迟对比 | L1≈4周期 / L3≈40周期 / 主存≈300周期 |
L1 缓存分为 I-Cache(指令)和 D-Cache(数据),每核通常 32-64KB,访问延迟约 4-5 个时钟周期。L2 缓存每核 256KB 至 1MB,延迟 12-15 周期,作为 L1 的后盾。L3 缓存多核共享,从 Ryzen 9 7950X 的 64MB 到 Xbox Series X 的 AMD GPU 侧的 32MB 不等,延迟 30-50 周期,但仍远快于主存的 100-200ns 延迟(换算成周期约 300+)。
AMD 于 2022 年推出3D V-Cache技术,通过 TSV(通孔硅穿孔)在 CPU 核心上方叠加额外的 64MB L3 SRAM,Ryzen 7 5800X3D 的 L3 总量达 96MB,让游戏帧率平均提升 15%,因为游戏纹理和场景数据能更多地驻留在 L3 中。[1]
当缓存满时需要选择替换哪条数据,LRU(最近最少使用)是最经典策略,但在多核环境下实现成本高,现代 CPU 通常使用近似 LRU 或伪 LRU 算法。
多核 CPU 中每个核心有独立 L1/L2,数据可能同时存在于多个核心缓存,必须保持一致。MESI 协议(Modified/Exclusive/Shared/Invalid 四种状态)是最广泛使用的缓存一致性协议,通过总线嗅探(Snooping)或目录协议(Directory)实现,多核写同一变量时会引发「缓存行乒乓」(False Sharing),这是多线程程序常见的性能陷阱。

| 类型 | 处理器片上高速缓冲存储器 |
| 存储介质 | SRAM(静态随机存取存储器) |
| 访问延迟对比 | L1≈4周期 / L3≈40周期 / 主存≈300周期 |
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