芯粒（Chiplet）设计

为什么要拆分芯片

集成电路良率与芯片面积负相关——芯片越大，含有缺陷的概率越高，生产合格率越低。一颗面积 800mm² 的单片 CPU 良率可能不到 50%，而将其拆成四颗 200mm² 的芯粒，每颗良率可达 85%+，总体成本大幅下降。AMD 的 Zen 2 首次将计算核心（CCD，7nm）和 I/O Die（12nm）分开制造，这一决策让 AMD 在 2019 年能够以 TSMC 7nm 专供计算核心，同时用成熟低价的 GlobalFoundries 12nm 制造 I/O 部分，快速降低成本。[1]

互联技术与生态标准

Chiplet 的关键挑战是芯粒间的互联：带宽要高、延迟要低、功耗要小。AMD 使用的 Infinity Fabric 在同封装内芯粒间带宽达数百 GB/s，延迟比板级互联低一个数量级。Intel 的 EMIB（嵌入式多芯片互联桥接）在基板内嵌入短硅桥连接相邻芯粒。

为了打通行业生态，AMD、Intel、Arm、台积电、三星等联合推出 UCIe（Universal Chiplet Interconnect Express）标准（2022年），定义了芯粒间通用接口规范，目标是让不同厂商的芯粒能互相搭配，像「乐高积木」一样组合。