静态时序分析 (STA)

定义

静态时序分析(Static Timing Analysis,STA)是验证数字电路时序的方法:不需要输入测试激励,而是静态地遍历设计中所有时序路径,计算信号延迟,检查每条路径是否满足时序要求。相比动态仿真,STA 能保证覆盖所有路径,是芯片签核(Sign-off)的必备环节。

基本概念

STA 的核心检查是建立时间(Setup,数据必须在时钟沿前稳定)与保持时间(Hold,数据在时钟沿后须保持稳定):建立违例限制最高频率,保持违例则导致电路在任何频率下都出错。分析需考虑时钟偏斜、多种工艺-电压-温度(PVT)角以及片上偏差(OCV),对不真实的路径可设置伪路径与多周期路径例外。

工具与地位

Synopsys PrimeTime 是 STA 签核的事实标准,Cadence Tempus 为主要竞争者。布局布线过程中的时序优化、时钟树综合都以 STA 结果为依据;时序收敛(Timing Closure)往往是数字后端耗时最长的工作之一。