逻辑综合 (Logic Synthesis)

定义

逻辑综合是数字芯片设计中把寄存器传输级(RTL)代码(Verilog/VHDL)自动转换为门级网表(Netlist)的过程:工具读入 RTL、时序约束(SDC)和工艺库,输出由标准单元(与非门、触发器等)构成的电路网表。

过程

综合大致分三步:翻译(将 RTL 转为通用布尔逻辑表示)、优化(化简逻辑、共享资源、调整结构)和工艺映射(把逻辑映射到目标工艺库的标准单元,并选择合适驱动强度)。整个过程在 PPA——性能(时序)、功耗、面积三者之间权衡,设计者通过约束文件指定时钟频率、输入输出延迟等目标。

工具与演进

主流综合工具包括 Synopsys 的 Design Compiler/Fusion Compiler、Cadence 的 Genus,开源领域有 Yosys。先进工艺下线延迟占比增大,催生了物理感知综合(综合时考虑布局信息)。综合之后的网表还需经过形式验证(等价性检查)确认与 RTL 功能一致,再进入布局布线阶段。