VHDL

DoD需要一种标准化的电路描述方式

1980年代初，美国国防部的VHSIC（Very High Speed Integrated Circuit）计划面临与Ada设计之初类似的问题：不同供应商交付的芯片设计文档格式各异，无法统一验证和复用。1981年启动的VHDL（VHSIC Hardware Description Language）开发计划，目标是为数字系统建立统一的描述和仿真标准。1987年，IEEE 1076-1987成为首个VHDL标准。

VHDL的语法受Ada影响，比Verilog更加严格和冗长。一个完整的VHDL设计由实体（entity）（声明端口，类似函数签名）和结构体（architecture）（描述内部实现）构成。类型系统比Verilog严格得多：不同类型之间不能隐式转换，std_logic（单比特逻辑值）有9种取值（包括未知、高阻、弱驱动等），更接近真实电路信号。[1]

VHDL vs Verilog：两种文化

VHDL和Verilog在功能上高度重叠，两者的分布在很大程度上是历史和地域惯例：欧洲、国防/航空领域偏好VHDL，美国商业IC公司更多使用Verilog/SystemVerilog。教育机构则两者都有。

VHDL-2008（IEEE 1076-2008）是重要的现代化更新：加入了固定点和浮点库、增强的条件赋值语法、process块的敏感列表all简化写法，以及部分SystemVerilog的接口思想。VHDL-2019则进一步加强了泛型（generic）系统，允许对子程序和包也进行泛型化，改善了设计复用能力。

• ModelSim（Siemens）和GHDL（开源）是主流VHDL仿真器
• 在FPGA开发中，Xilinx Vivado和Intel Quartus均支持VHDL综合
• Airbus的航电控制系统、欧洲航天局的卫星控制器设计中有大量VHDL代码
• GHDL可将VHDL编译为LLVM IR，性能接近原生代码